@Moeppel
Das Leiterplattenlayout bezüglich der RAM-Anbindung ist leider noch wesentlich komplizierter, als dort dargestellt.
Da kommen dann noch folgende Themen dazu:
- Impedanzabgleich gegenüber dem nächsten Masselayer. Dabei wird die Leiterbahnbreite ebenfalls mit festgelegt
- Längenabgleich zwischen den einzelnen Leiterbahnen, da es sonst Probeleme mit den Signallaufzeiten geben kann
- Maximale Leiterbahnlänge; auch hier kann es sonst Probleme mit den Signallaufzeiten geben
- Maximale Anzahl an Durchkontaktierunen in einer Leitung
- Keine Leiterbahnen so nah dran, dass kapazitiv hereingekoppelt wird
- Bei einigen Leiterbahnen muss auch noch der Mindest- und Maximalabstand zwischen den Leiterbahnen beachtet werden
Weil es so lustig ist, muss auch noch beachtet werden, das ja nicht nur RAM innerhalb der Spezifikationen zu funktionieren hat, sondern auch erwartet wird, das RAM-OC funktioniert.
Glücklicherweise wird der Leiterplattenlayouter von einem vernünftigen EDA-Programm unterstüzt. Als Beispiel kann ich hier mal ein Programm aufführen mit dem ich persöhnlich Erfahrung habe: Altium Designer.
Hier mal eine Übersicht, auch wenn das aus meiner Sicht schon etwas in Richtung Werbung geht, da bei mir nicht alles so reibungslos läuft: